CST MWS PCB板上的BGA pad端口設(shè)置？
我的模型是PCB板上的BGA pad，其中包括4個(gè)GND孔和兩對(duì)（4個(gè)）信號(hào)孔，信號(hào)從芯片（模型里沒(méi)有）出來(lái)到BGA pad上，經(jīng)過(guò)一小段線到信號(hào)孔，然后換到PCB板的內(nèi)層走出來(lái)。現(xiàn)在的問(wèn)題是，我要給BGA pad加端口，但是加了discrete port（如附件模型所示）以后，算出來(lái)的S參數(shù)結(jié)果明顯不對(duì)，不知道應(yīng)該怎么加？請(qǐng)高手指教！
謝謝！
描述:模型文件
S參數(shù)的結(jié)果
沒(méi)有大俠指點(diǎn)么？
高人都去哪里了？
按照慣例，先做雷鋒，幫樓主做樓主該做的事情：
模型是一個(gè)8層PCB板：
隱去地和介質(zhì)，信號(hào)線如下：
端口1、2是50歐姆離散端口連結(jié)至地：
端口3是Multipin Waveguide Port，設(shè)置了差模和共模兩個(gè)模式：
模型背景是真空，邊界Electric，Global Mesh Properties：10、10、10。其它參數(shù)就不介紹了。
在MWS運(yùn)行Transient Solver，只計(jì)算Port 3，結(jié)果如下：
看得出，結(jié)果確實(shí)有問(wèn)題，不是開路就是短路。
好，雷鋒做完了。先談模型中的錯(cuò)誤：
大家看到這個(gè)XZ面的截圖的時(shí)候應(yīng)該能想到問(wèn)題所在了吧？是的，信號(hào)線接觸到了邊界！
模型被短路了，S3(1)3(1)是-1dB也就不奇怪了。
好，在surrounding space里的Z軸雙向延伸一段距離（比如10）：
使得信號(hào)線不碰觸邊界，重新仿真Por3差模，得到：
從模型的角度，這個(gè)至少是可以接受的（S3(1)3(1)）。
接下來(lái)考慮理論上的問(wèn)題，樓主的信號(hào)線一端使用差模、共模設(shè)置，另一端是single-ended的設(shè)置（離散端口）?？吹紻S里已經(jīng)做了相關(guān)設(shè)置：
看到這個(gè)連接圖我是各種的不懂……，這個(gè)仿真到底是要看差模、共模特性還是要看每條線的single-ended特性？如果是差模、共模，MWS里不建議用single-ended做termination，最好使用DMCM（Differential Mode and Common Mode）模式（Nultipin Waveguide Port）；或者DS里不能如此設(shè)置，external port應(yīng)該連接ModeConv Module的D和C端，P和N端連接MWS中的single-ended管腳。
假設(shè)樓主要觀察的是差模、共模特性，兩種修改建議：
如果MWS中傾向使用Multipin Waveguide Port，那么對(duì)應(yīng)的DS中的連接建議改為：
端口1、3的端口阻抗為100歐姆，端口2、4的端口阻抗為25歐姆。運(yùn)行得到的結(jié)果如下：
另一種可以考慮的方案：在MWS中完全設(shè)置為single-ended模式，原先端口3處修改如下：
DS對(duì)應(yīng)修改為：
同樣，差模端口阻抗100歐姆，共模端口阻抗25歐姆，運(yùn)行仿真后結(jié)果如下：
對(duì)比這兩個(gè)結(jié)果，可以看到數(shù)值有差別但是各個(gè)類別的參數(shù)都在相同的數(shù)量級(jí)之內(nèi)，提高仿真準(zhǔn)確性應(yīng)該可以減小這種差別?；蛘咄ㄟ^(guò)理論計(jì)算或者實(shí)測(cè)數(shù)據(jù)來(lái)驗(yàn)證。
接前面，以single-ended轉(zhuǎn)差共模的那個(gè)為參考，這個(gè)模型的相關(guān)特性：
Differential Mode Return Loss (Both Ends) and Insertion Loss (negative in dB)：
Common Mode Return Loss (Both Ends) and Insertion Loss (negative in dB)：
Transverse Conversion Loss (Both Ends) and Transverse Conversion Transfer Loss (Both Directions) (negative in dB)：
LCL與LCTL和TCL、TCTL對(duì)應(yīng)。
收兵回營(yíng)！
首先，多謝EDATOP大俠的雷鋒精神，謝謝你付出的時(shí)間和精力。
這幾天公司服務(wù)器更新，所以一直沒(méi)法上來(lái)更新。
按照EDATOP的說(shuō)法，我把port3和port4改成discrete port，把Z軸和Y軸都雙向延伸了10mil，確實(shí)可以出來(lái)跟實(shí)際比較符合的結(jié)果。
模型文件及結(jié)果見附件（BGA_modeling_discrete_ports.zip）。
但是還是有一些疑問(wèn)沒(méi)有解決，希望EDATOP和各位大俠不吝賜教。
EDATOP在4樓針對(duì)我開始的模型指出：
先談模型中的錯(cuò)誤：
大家看到這個(gè)XZ面的截圖的時(shí)候應(yīng)該能想到問(wèn)題所在了吧？是的，信號(hào)線接觸到了邊界！
模型被短路了，S3(1)3(1)是-1dB也就不奇怪了。
好，在surrounding space里的Z軸雙向延伸一段距離（比如10）： 使得信號(hào)線不碰觸邊界，重新仿真Por3差模，得到正確結(jié)果。
我照這樣做了，確實(shí)得到了想要的結(jié)果，但是事實(shí)上在CST自帶的例子differential via pair.cst里的port也是設(shè)置在邊界上的，如下圖所示，沒(méi)有任何問(wèn)題。
另外，我又做了一個(gè)實(shí)驗(yàn)，把我的模型邊上沒(méi)用的部分減小，PCB的尺寸從800mil*600mil縮小到250mil*239.37mil。
過(guò)孔的尺寸和位置沒(méi)有變，trace相應(yīng)的截?cái)嘁恍琾ort還是設(shè)置的discrete port。如下圖所示：
結(jié)果S11的結(jié)果變成又不對(duì)了，如下圖
我說(shuō)的是“信號(hào)線”，不是端口。你的Via模型已經(jīng)碰到了邊界，就好比測(cè)量的時(shí)候用一個(gè)接地金屬塊壓在你的差分線上，完全短路了。
至于第二個(gè)問(wèn)題，建模的時(shí)候心要細(xì)些：
端口1和端口2開路，沒(méi)連接上金屬。
